TIDEP0033, Maître SPI avec conception de référence de compensation du délai de propagation du signal
Caractéristique ：TIDEP0033, conception de référence pour maître SPI avec compensation du retard sur le chemin du signal. L’unité programmable en temps réel intégrée au sous-système de communication industrielle (PRU-ICSS) permet aux clients de prendre en charge des fonctions critiques en temps réel applications sans avoir recours à des FPGA, des CPLD ou des ASIC. Cette conception TI décrit l’implémentation du protocole maître SPI avec compensation du retard sur le chemin du signal sur le PRU-ICSS. Elle prend en charge le protocole de communication 32 bits de l’ADS8688 avec une fréquence d’horloge SPI allant jusqu’à 16,7 MHz
Type de système embarqué ：Unité de traitement à microprocesseur
Nom de famille ：Sitara AM437x
Processeur principal ：ARM Cortex-A9
application ：Module de capteur d'entrée/sortie ；Communications industrielles ；Passerelle industrielle - Routeur ；Contrôleurs Logiques Programmables (PLC) industriels ；Capteurs
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